VLSI课内实验——RTL级并行前缀加法器设计(3)

尽现于笔端 分享 2021-04-05 下载文档

三、实现方案

目前,通常使用的有基于

KS树,LF树和BK树三种结构,如图1~3所示。

图1 基于KS树的加法器结构

图2 基于LF树的加法器结构

图3 基于BK树的加法器结构

在以上三种树结构中,KS树与BK树每个节点最多只有一个输出项,因而加法器扇出最小,LF可能同时又四个分支,所以总扇出最大;LF树有最小的逻辑深度,KS树的逻辑深度其次,BK树逻辑深度最大。

综合上述考虑,本设计重点是如何设计出一种更快的加法器来替代逐级进位加法器,故采用LF树结构来设计加法器。


VLSI课内实验——RTL级并行前缀加法器设计(3).doc 将本文的Word文档下载到电脑

下一篇:现役军人入党申请书5篇

相关推荐
相关阅读
本类排行
× 游客快捷下载通道(下载后可以自由复制和排版)

下载本文档需要支付 7

支付方式:

开通VIP包月会员 特价:29元/月

注:下载文档有可能“只有目录或者内容不全”等情况,请下载之前注意辨别,如果您已付费且无法下载或内容有问题,请联系我们协助你处理。
微信:xxxxxx QQ:xxxxxx