VLSI 设计的 FPGA 验证(12)

VLSI 设计的 FPGA 验证

q1<='0';

elsif rising_edge(clk) then

q2<=q1; q1<=push; end if;

push_out<=q1 and not q2;

end process;

end block

cleared_push; end arch;

3．第三步：采样时钟电路设计

FPGA开发板上晶振为33MHz，将该时钟信号进行4分频后得到8.25MHz的采样时钟。

4． 第四步：改进型计数器的VHDL仿真

仿真工具选择：Active-HDL 仿真波形如下图所示：

由时钟产生一个取样信号，然后对键盘输入的信号进行取样。只有在两次取样均能采到信号时，才算一次输入，否则不被计入。

如上图可见，当输入信号（touch）保持200ns时，能被有效识别，其它的都没有被识别。达到了消除噪声的目的。 5． 第五步：VHDL程序的综合

综合工具选择：FPGA Express。 综合后形成的网表文件：counter_EN.edf 6． 第六步：FPGA物理实现及下载

物理实现及其下载工具选择：Xilinx Foundation 管脚分配文件：counter_EN.ucf