繁星点点
在你产生虚拟时钟之后，你可以执行register-to-register的分析报告（在Altera器件和外部器件的寄存器之间）。
Example 6–6. 虚拟时钟Example 1 #create base clock for the design
create_clock -period 5 [get_ports system_clk] #create the virtual clock for the external register create_clock -period 10 -name virt_clk -waveform { 0 5 } #set the output delay referencing the virtual clock
set_output_delay -clock virt_clk -max 1.5 [get_ports dataout]
Example 6–7 展示了产生一个周期为10ns，占空比为50%，相移90度虚拟时钟的命令。
Example 6–7. Virtual Clock Example 2
create_clock -name virt_clk –period 10 –waveform { 2.5 7.5 }
Quartus II Handbook, Volume 3 6-33 多频时钟 Multi-Frequency Clocks
某些情况下在设计中会有很多个时钟源提供时钟信号。增加的时钟也许扮演一个低频率低功耗时钟的角色。在分析这种设计时，create_clock命令提供了–add选项让你添加多个时钟节点。
Example 6–8展示了时钟周期为10ns的节点clk，然后对同一个节点添加时钟
周期为15ns的时钟。Quartus II TimeQuest Timing Analyzer在执行时序分析时两个时钟都用到了。
Example 6–8. Multi-Frequency Example
create_clock –period 10 –name clock_primary –waveform { 0 5 } [get_ports clk] create_clock –period 15 –name clock_secondary –waveform { 0 7.5 } [get_ports clk] -add
Quartus II Handbook, Volume 3 6-34 自动时钟检测 Automatic Clock Detection
想要为你的设计中所有的时钟节点自动添加时钟约束，那么就使用derive_clocks命令。这个命令从管脚或者寄存器生成时钟以确保设计中的每个寄存器都有时钟。
Example 6–9 展示了derive_clocks命令选项。 Example 6–9. derive_clocks Command derive_clocks
[-period
Table 6–8 describes the options for the derive_clocks command.
选项 -period
derive_clocks命令相当于使用create_clock命令为每个寄存器或者管脚产生时钟。
Quartus II Handbook, Volume 3 6-35 锁相环时钟 Derive PLL Clocks
PLLs（锁相环）在Altera器件中被用于时钟管理和综合。你可以定制基于你设计需要的PLL输出时钟约束。因为所有的时钟节点应该有一个共同的时钟基准，故所有的PLL输出应该有一个关联时钟。
你可以使用create_generated_clock命令手动添加一个作为PLL输出的基准时钟，或者你也可以使用derive_pll_clocks命令自动搜寻时序网表并通过设置指定PLL输出来产生时钟。
使用derive_pll_clocks命令为PLL输出自动产生时钟的实例如下： derive_pll_clocks [-use_tan_name] Table 6–9. derive_pll_clocks Command Options
选项 -use_tan_name 描述 缺省下，时钟名为输出时钟名字。这个选项使用的网络名字类似于在Quartus II Classic Timing Analyzer中使用的。 derive_pll_clocks命令调用create_generated_clock命令以产生PLL输出的生成时钟。
create_generated_clock命令的source是PLL的输入时钟。derive_pll_clocks命令的前后已固定，你必须手动为PLL生成一个输入时钟节点。如果PLL的输入时钟节点未被定义好，报告中不会出现PLL输出的时钟。取而代之的，当时序网表更新后，Quartus II TimeQuest Timing Analyzer发出一个类似于Figure 6–10的警告信息。
Example 6–10. Warning Message
Warning: The master clock for this clock assignment could not be derived. Clock:
你可以把derive_pll_clocks命令添加到你的SDC文件中，以使得derive_pll_clocks命令可以自动检测PLL的任何变化。derive_pll_clocks在你的SDC文件中，每次读取该文件，PLL输出时钟脚的create_generated_clock命令就将生成。如果在derive_pll_clock命令后使用write_sdc命令，新的SDC文件包含了独
立的PLL输出时钟管脚的create_generated_clock命令，并且不是derive_pll_clocks命令。任何PLL属性的变化不会自动的反应到新的SDC文件中。你必须通过写入derive_pll_clocks命令手动更新新的SDC文件中的create_generated_clock命令（反映PLL的变化）。
通过添加适当的multicycle约束计算不确定因素，derive_pll_clocks将约束设计中的任何LVDS传送和LVDS接收。
例如，Figure 6–21展示了一个寄存器到寄存器路径的单一PLL设计。
使用derive_pll_clocks命令自动约束PLL。当Figure 6–21的设计中使用到这个命令，将产生Example 6–11的信息。
Example 6–11. derive_pll_clocks Generated Messages Info:
Info: Deriving PLL Clocks:
Info: create_generated_clock -source pll_inst|altpll_component|pll|inclk[0] -divide_by 2 -name
pll_inst|altpll_component|pll|CLK[0] pll_inst|altpll_component|pll|clk[0] Info:
名为pll_inst|altpll_component|pll|inclk[0]的节点用于作为PLL输入时钟脚的源参考选项。此外，PLL输出时钟的名字是PLL输出时钟节点pll_inst|altpll_component|pll|clk[0]。
如果PLL处于时钟替换模式，PLL输出时钟将产生多时钟；一个是主要输入时钟（例如inclk[0]），另一个是次要输入时钟（例如inclk[1]）。假若那样的话，你可以使用set_cock_groups命令加上-exclusive选项以削减主要和次要输出时钟。在你可以为这个设计产生任何报告之前，你必须为PLL输入时钟管脚产生一
个基本时钟，使用类似下面的命令：
create_clock -period 5 [get_ports pll_inclk]
你不用在PLL的输入时钟管脚pll_inst|altpll_component|pll|inclk[0]上产生基本时钟。PLL输入时钟管脚产生所有的扇出时钟管脚，包括PLL输入时钟管脚。
Quartus II Handbook, Volume 3 6-37 缺省时钟约束 Default Clock Constraints
为了提供彻底的时钟分析，如果你的设计中没有基本时钟约束，Quartus II TimeQuest Timing Analyzer在缺省时会自动的检测所有未被约束的时钟节点。Quartus II TimeQuest Timing Analyzer使用以下命令产生1GHz的时钟约束你的未约束时钟：
derive_clocks -period 1
独立的时钟约束（例如，create_clock, create_generated_clock）可能会出现在设计中。这将导致不切实际的分析设计中的时序要求。derive_clocks的使用应该避免出现在最终的时序里。
缺省时钟约束仅仅被用于Quartus II TimeQuest Timing Analyzer检测所有没有时钟连接的同步单元。例如，如果一个设计约束两个时钟，而仅有一个时钟已经约束了，这将不会使用缺省时钟约束。然而，如果两个时钟都未被约束，那么将会启动缺省时钟约束。
Quartus II Handbook, Volume 3 6-37 Clock Groups
设计中存在着许多时钟，然而，并非所有时钟都相互关联，况且某些时钟间相互关联是没有必要的。异步时钟就是不相关时钟（异步时钟有不同的理想时钟源）。专用时钟也不一定在同一时刻激活（例如，多元时钟）。必须向Quartus II TimeQuest Timing Analyzer指明相互排斥的时钟，从而阻止其把这些时钟作为关联时钟进行分析。
