沁水百合cnf files are created, they are not overwritten by the MAX+PLUS II software unless there is a design/parameter change. This could affect all the . cnf files initially generated by the MAX+PLUS II software. （参考译文：MAX+PLUS II软件创建. cnf文件以缩短编译时间. 有了. cnf文件, 编译器就不必在每次软件重新编译设计时重新抽取设计文件了.
MAX+PLUS II数据库构建器可以确定某个带有一组指定参数和端口使用的给定实体是否已被抽取. 如果是, 那么只要从盘中读取. cnf文件信息就可以了, 因而节省了时间.
如果在每次编译结束后都删除. cnf文件, 则MAX+PLUS II软件将为每个源文件调用抽取程序, 这可能导致编译时间的增加.
生成的. cnf文件的数量取决于设计的大小和参数. 一旦创建了. cnf文件, MAX+PLUS II软件就不会覆盖这些文件, 除非设计或参数发生改变. 这会影响所有最初由MAX+PLUS II软件生成的. cnf文件. ）
84． EPM7128与数码管、键盘接口用不用驱动？
答：EPM7128与数码管、键盘接口可以不用驱动, 但要注意连接的个数. 具体的电流参数可以参照7000的数据手册.
85． MAX+PLUS II 9. 6中怎么不支持EP1K10器件？它里面怎么只有EP1K30, EP1K50,
EP1K100?如果我需要用EP1K10, 该如何解决？ 答：可以从ALTERA网站上下载最新的MAXPLUSII软件, MP2 10. 1就支持1K10. http://www. altera. com/products/software/pld/products/max/sof-emax_baseline. html
86． 1个EAB等于多少个LE?手册中LE的数量（如EP1K10有576个LE）有没有包
括EAB折算的LE在内？
答：每个不同的器件中的EAB完成不同的功能相当与LE的个数也不等, 可以从12个到36个不等. 1K10中的576个LE没有包括EAB折算的LE在内, 并且所有ALTERA的器件中所指的LE个数都不包含EAB的折算.
87． 设计中用了2个EAB来实现FIFO, 如果不用EAB来实现, 要多少个LE才能完成？ 答：假如说将2个EAB实现的FIFO用LE来实现可能要占用很多的LE个数来完成, 因为一个EAB中有4Kbit, 假如说全部用LE来完成那将是一个很大的浪费, 也不推荐这样做. 但是该FIFO要占用多少个LE的资源, 要看实际的FIFO设计而定, FIFO 的大小, 算法的优劣都决定了LE资源的占用.
88． 在使用Altera的器件进行设计时, AHDL是否会优于VHDL, MAX+PLUS II对
VHDL的支持是否欠佳, 怎样才能在设计时更好的使用VHDL?
答：AHDL 是ALTERA在VHDL基础上自己定义的一种设计语言, 特别适合做ALTERA的器件编成, 但是不通用于别的厂商. 假如用的是VHDL, 推荐使用ALTERA软件包中自带的第三方综合工具对VHDL设计进行编译.
89． EPM7128STC100-15供电电压是多少？是否用外扩EEPROM? 答：EPM7128STC100-15供电电压是5V的, 它不需要外扩EEPROM. 它本身就是EEPROM结构的.
90． 在实际应用中, 用到8路输入的时钟和输据（每路时钟都是不同频/相的）, 要求任
选4路采样. 这时候时钟/数据是经过4个8选1产生的, 所以不得不使用了“gated clock”, 由于FPGA内部的延时的不确定, 会造成采样错误. 是否能提供一个解决方案？
答：可以在设计中引入一个更快的时钟信号, 要比该8路信号都快, 将该时钟信号作为系统时钟, 而将其选择出的原时钟信号用来做使能信号, 这样就可以将设计改成一个同步时钟触发逻辑, 就避免了原来各个不同时钟之间的异步信号. 当然这只是一个可能的解决方案, 其实现结果要根据具体设计而定.
91． 输入管脚带有上拉电阻, 有时还需要外加上拉电阻, 他们的作用是什么?
答：The pull-up resistors built into the FPGA I/O pin are relatively weak - usually in the order of several tens of Kohm to a hundred Kohm. It will be too slow if you rely on these weak pull-up to charge up an open-drain signal to logic '1'. You can speed it up by adding a stronger external pull up resistor. （参考译文：置入FPGA I/O引脚的上拉电阻相对较弱, 通常为几十千欧至几百千欧. 如果依靠这些弱电阻来将开漏信号填充至逻辑“1”, 则速度会很慢. 通过添加外部上拉电阻可以提高速度. ）
