颜若兮3.2.3 互连资源
FPGA的互连电路与CPLD的完全不同，但它却非常类似于一个门阵列ASIC的互连电路。图9示出了互连资源的可配置逻辑模块（CLB）结构。每一个CLB都被连接到与它紧挨着的其他CLB上，如图中左上角所示CLB。这些连线有时被称作短线（注意，为简单起见，图中只画出了左上角CLB的连线，实际上，所有四个CLB都有连线分别与最靠近它们的其他CLB相连。这些连线使得那些因过于复杂而无法装入某个单一CLB的逻辑能够被分开装入多个CLB）。
图3-2 互连资源
其他的路径资源由经纬连线所组成。这些连线在到达开关矩阵之前经过许多CLB。这些开关矩阵允许信号从一个开关矩阵传递到另一个开关矩阵，再传递到下一个开关矩阵，最后连接到CLB。这些CLB可能彼此相互关联，但又互相原理。这种传递新好方法的缺点是每一条通过某个开关矩阵的路径都会导致一个显著的延时。经常的情况是，为了通过芯片传递信号，路径的延时变得比逻辑门的延时还要大[11]。
第三种类型的路径资源是长线，设计者可以用它去连接某些条件苛刻的CLB，即这些CLB在芯片上的物理位置彼此相连“甚远”，而它们之间的连接又不会产生太大的延时。这些长线通常是从一个CLB模块的末端一直通向另一个CLB模块，而中间并不与某个开关矩阵相连。对于条件苛刻的路径逻辑，长线确保不会产生显著的延时。长线还可以在芯片当中被用作总线。
3.2.4 时钟电路
特殊的I/O模块被分布在芯片的周围。它具有特殊的高驱动能力的时钟缓冲器——
