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《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： （b）修改后（消除险象）设计方案
产生险象的原因是门的延迟，消除现象可以使信号经过的门的级数相同。修改后电路图如下： i.
源程序： input A, input B, input Ci_1, output reg S, output reg Ci, output reg F );
reg r1,r2,r3,r4;
always @(A,B,Ci_1) begin r1 = A ^ B; r2 = A & B; S = r1 ^ Ci_1; r3 = A & Ci_1; r4 = B & Ci_1; Ci = r2|r3|r4;
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《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： F = S ^~ Ci; end endmodule
ii.
仿真程序 module test; // Inputs reg A; reg B; reg Ci_1;
// Outputs wire S; wire Ci; wire F;
// Instantiate the Unit Under Test (UUT) adder uut ( );
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.A(A), .B(B), .Ci_1(Ci_1), .S(S), .Ci(Ci), .F(F)
《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： always begin
#100 A = ~A; B = ~B; end
initial begin end endmodule
iii.
管脚约束
NET \NET \NET \NET \NET \NET \
# PlanAhead Generated physical constraints
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Ci_1 = ~Ci_1;
// Initialize Inputs A = 0; B = 0; Ci_1 = 0;
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学号： 所在班级：
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