loadingcadence生成网表的几种方法
从事用allegro设计pcb工作中，会经常听到第一方调网表或者第三方调网表，以下我就来具体说明。
第一方导出网表：硬件工程师使用Orcad很规范，原理图可以和Allegro pcb同步交互协助。 第二方主要是allegro软件用来导入的，原理图对应着第三方。
第三方导出网表：使用Orcad不规范（估计是从demo板原理图copy汇集在一起），原理图封装路径、信号网络名、pcb Footprint等一大堆非法字母，这个没法生成第一方网表，如果去改改原理图，估计得猴年马月，改网表估计还行，所以只能选择第三方网表。听闻台资公司有小软件可以更改非法字母，类似我就下载过Chg.exe和OR2A.exe小软件，发现跟64位处理系统不兼容，后面我就自己学着去改导出来的网表，还真学会了，O(∩_∩)O~，在后续会记录下来。
第一方网表
Orcad原理图：
选中主目录---点击生成网表选项Create netlist出现界面默认确认ok，操作如下图。
Allegro：
打开pcb找到File---Import---Logic....操作如下图
出现如下界面
第三方网表 Orcad原理图：
选中主目录---点击生成网表选项Create netlist出现界面,确认ok，操作如下图。
Allegro：
打开pcb找到File---Import---Logic....操作如下图
2016-7-6