loading8位串行进位全加器
集成后的8位串行进位全加器
2、波形设置
3、波形仿真
6-5 设计一个十六进制7段显示译码器
用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A是最低位；输出有8位：p、g、f、e、d、c、b、a，其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示A，输入DCBA=1010；若小数点不亮，则输出pgfedcba=01110111=77H,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数码管进行硬件测试。 1、 程序代码
2、 电路原理图
3、 波形设置
4、 波形仿真
6-6 设计一个5人表决电路
用case语句设计一个5人表决电路，参加表决者5人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚锁定，编程下载硬件测试。最后完成实验报告。 1、 程序代码
2、 电路原理图
3、 波形设置
4、 波形仿真