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第六步：选择 Edit=>Search ,点击 Add Criteria ,如下设置，选择aplly ，在选择 Replace All。
第七步：保存退出
第八步：打开 abstract，并打开mux库。然后把mux模块从core导入到block当中，方法：点击mux，然后cell=>move=>block=>OK。
第九步：点击GDS图中label，然后点击Q查看Properity。看看是什么层，然后看看下面的
net的Properity是什么层，以及是什么purpose。pin。具体含义主要看abstract UG。
<1> 点击
，输入Map text labels to pins
层：METAL3，Purpose：
Map text labels to pins 的书写格式及含义参考abstract UG。
<2>点击
<3>点击
<4> Export lef
<5>查看abstract.lef里面有没有VDD和VSS
之后我们得到一个该模块的lef文件，下面我们就用这个模块做一次调用。
9将此macro作为一个模块在另外一个top设计中进行调用。
第一步：首先我们还是回到综合，我们重新设计一个top，这个top将包含新的逻辑功能，之前的mux模块，还有PAD模块。这个设计的大概框图如下：
PDIDGZ为数字输入IO口 PDO04CDG为数字输出IO口 PVDD1DGZ 为供电PAD高电端 PVSS1DGZ 为供电PAD的地电端 Multiple为之前做的宏模块 Mux为新加逻辑
第二步，代码的改写：
我们重新编写过verilog代码（带PAD），带PAD做综合有个好处，可以不用设置输入输出端口的驱动，因为PAD的驱动已经很大了，这样综合出的结果更接近实际。 新的verilog代码如下：
module mux_1 (clk,clr,a,b,y);//（这里我们引用了新的逻辑，注意这个mux_1和之前的没半点关系，只是为了体现调用关系随便加的一个而已） input clk,clr; input [7:0] a,b; output [15:0] y; reg [15:0] y;
always @(posedge clk) begin
if(!clr)
begin
y<=0; end else begin
y<=a*b; end end
endmodule module
PAD(clk_pcb,clk_core,clr_pcb,clr_core,data1_pcb,data1_core,data2_pcb,data2_core,dataout_core,dataout_pcb);（这是PAD模块，注意结合前面的框图是想想是如何加的） input clk_pcb,clr_pcb; output clk_core ,clr_core;
input [7:0] data1_pcb,data2_pcb; output [7:0] data1_core,data2_core; input [15:0] dataout_core; output [15:0] dataout_pcb;
PDIDGZ PAD_CLK (.PAD(clk_pcb),.C(clk_core)); PDIDGZ PAD_CLR (.PAD(clr_pcb),.C(clr_core));
PDIDGZ PAD_DATA1_0 (.PAD(data1_pcb[0]),.C(data1_core[0])); PDIDGZ PAD_DATA1_1 (.PAD(data1_pcb[1]),.C(data1_core[1])); PDIDGZ PAD_DATA1_2 (.PAD(data1_pcb[2]),.C(data1_core[2])); PDIDGZ PAD_DATA1_3 (.PAD(data1_pcb[3]),.C(data1_core[3])); PDIDGZ PAD_DATA1_4 (.PAD(data1_pcb[4]),.C(data1_core[4])); PDIDGZ PAD_DATA1_5 (.PAD(data1_pcb[5]),.C(data1_core[5])); PDIDGZ PAD_DATA1_6 (.PAD(data1_pcb[6]),.C(data1_core[6])); PDIDGZ PAD_DATA1_7 (.PAD(data1_pcb[7]),.C(data1_core[7])); PDIDGZ PAD_DATA2_0 (.PAD(data2_pcb[0]),.C(data2_core[0])); PDIDGZ PAD_DATA2_1 (.PAD(data2_pcb[1]),.C(data2_core[1])); PDIDGZ PAD_DATA2_2 (.PAD(data2_pcb[2]),.C(data2_core[2])); PDIDGZ PAD_DATA2_3 (.PAD(data2_pcb[3]),.C(data2_core[3])); PDIDGZ PAD_DATA2_4 (.PAD(data2_pcb[4]),.C(data2_core[4])); PDIDGZ PAD_DATA2_5 (.PAD(data2_pcb[5]),.C(data2_core[5])); PDIDGZ PAD_DATA2_6 (.PAD(data2_pcb[6]),.C(data2_core[6])); PDIDGZ PAD_DATA2_7 (.PAD(data2_pcb[7]),.C(data2_core[7]));
PDO04CDG PAD_DATAOUT_0 (.I(dataout_core[0]),.PAD(dataout_pcb[0])); PDO04CDG PAD_DATAOUT_1 (.I(dataout_core[1]),.PAD(dataout_pcb[1])); PDO04CDG PAD_DATAOUT_2 (.I(dataout_core[2]),.PAD(dataout_pcb[2])); PDO04CDG PAD_DATAOUT_3 (.I(dataout_core[3]),.PAD(dataout_pcb[3])); PDO04CDG PAD_DATAOUT_4 (.I(dataout_core[4]),.PAD(dataout_pcb[4])); PDO04CDG PAD_DATAOUT_5 (.I(dataout_core[5]),.PAD(dataout_pcb[5])); PDO04CDG PAD_DATAOUT_6 (.I(dataout_core[6]),.PAD(dataout_pcb[6]));