loading#20 a_test=0; b_test=1; #20 a_test=1; b_test=1; end
adder UUT_adder(.a(a_test),.b(b_test),.s1(s1_test),.s0(s0_test));
endmodule
③仿真后的波形截图
④对波形的分析
本例的目的是实现两个一位二进制数a和b的和，s0表示第一位，s1表示第二位。分析仿真波形结果，当a与b均为0时，s1与s0均输出0；当a与b有一个是1时，s1输出0，s0输出1；当a与b均为1时，s1输出1，s0输出0.所以根据波形结果分析得到，电路实现了目的。
三、本次实验收获和心得
通过本次实验，我首先学会了使用modelsim软件对电路进行仿真，真正进行了Verilog语言的实践，对Verilog语言掌握更加具体。还了解到了如何写测试文件，怎样分析仿真出来的波形图。心得体会是，想要掌握Verilog语言，实验仿真是绝对不可缺少的，只有在亲手打代码的过程中，才能掌握，仅仅停留在理论层面是不具体的；我还明白了只有进行仿真之后，输出的波形图和预想波形图一致之后，才能判断构建的电路是正确的。