loading实现了目标功能。 2、Figure2.40. ①编写模块源码
module multiplexer(x1,x2,s,f); input x1,x2,s; output f;
assign f=(~s&x1)|(s&x2);
endmodule ②测试模块 `timescale 1ns/1ps module tb_multiplexer; reg x1_test; reg x2_test; reg s_test; wire f_test; initial s_test=0;
always #80 s_test=~s_test;
initial begin x1_test=0; x2_test=0; #20 x1_test=1; x2_test=0; #20 x1_test=0; x2_test=1; #20 x1_test=1; x2_test=1; #20 x1_test=0; x2_test=0;
#20 x1_test=1; x2_test=0; #20 x1_test=0; x2_test=1; #20 x1_test=1; x2_test=1; end
multiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));
endmodule
③仿真后的波形截图
④对波形的分析
本例目的是令s为控制信号，实现二选一多路选择器。分析波形图可以知道，s为0时，f输出x1信号；s为1时，f输出x2信号。所以实现了目标功能。 3、Figure2.42. ①编写模块源码
module example5(x1,x2,s,f);
input x1,x2,s; output f; reg f;
always @(x1 or x2 or s)
if(s==0)
f=x1;
else
f=x2;
endmodule